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NutShell N/A
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NutShell is a processor developed by the OSCPU (Open Source Chip Project by University) team. Currently it supports riscv64/32.

原始仓库地址:https://github.com/oscpu/nutshell.git

浏览量:15 下载量:0 项目类别: RISC-V
12 days前更新
rars Java
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rars是一个 RISC-V 的集成器和运行模拟器,能汇编和模拟RISC-V汇编语言程序的执行。它的主要目标是为人们开始使用RISC-V提供一个有效的开发环境。其特点包括:1.具有多个匹配MARS或SPIKE行为的系统调用;2.支持使用断点和/或调试 ebreak;3.支持从伪指令到中间步骤的机器代码的并排比较。

原始仓库地址:https://github.com/thethirdone/rars.git

浏览量:94 下载量:0 项目类别: RISC-V
6 months前更新
riscv-mini Scala
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本项目实现了一个简单的3级流水线RISC-V。其应用广泛,在多种项目开发中都扮演着重要的角色,包括CLICE3、FIRRTL、Strober、仿真和验证方法。它实现了用户级ISA 2.0的RV32I和特权体系结构1.7的机器级ISA。与其他简单的管道不同,它还包含简单的指令和数据缓存。

原始仓库地址:https://github.com/ucb-bar/riscv-mini.git

浏览量:176 下载量:0 项目类别: RISC-V
6 months前更新
vexriscv Scala
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vexriscv 是一个高效的 32比特 CPU 的实现。其特点包括:1.使用RV32IM指令集;2.通过5个阶段(获取,解码,执行,内存,回写)进行流水线化;3.针对FPGA优化;4.可选的MUL / DIV扩展

原始仓库地址:https://github.com/spinalhdl/vexriscv.git

浏览量:80 下载量:0 项目类别: RISC-V
6 months前更新
rcore Verilog
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THU uCore OS Plus的Rust版本。 将成为下一代教学操作系统。 支持的架构: x86_64: PC (i5/i7) RISCV32/64: HiFive Unleashed, Kendryte K210, FPGA running Rocket Chip AArch64: Raspberry Pi 3B+ MIPS32: TrivialMIPS

原始仓库地址:https://github.com/rcore-os/rcore.git

浏览量:122 下载量:0 项目类别: RISC-V
7 months前更新
darkriscv Verilog
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DarkRISCV软核是在2018年8月19日凌晨2点至8点的神奇之夜开发的,最初是作为开源RISC-V指令集的概念验证。总体概念基于我的其他早期16位RISC处理器,由简化的两级流水线和两相时钟组成,其中在第一个时钟中从指令存储器中提取指令,然后对指令进行解码/执行在第二个时钟。流水线是重叠的,没有互锁,这使得DarkRISCV在大多数时间可以达到每条指令一个时钟的性能,除了分支分支外,在管道刷新中丢失了一个时钟。当然,为了在单个时钟中以Blockram形式执行读取操作,需要两相时钟,从而不需要等待状态。结果,该代码非常紧凑,包含了大约三百行混淆但漂亮的Verilog代码。经过许多激动人心的不眠之夜,在许多同事的帮助下,DarkRISCV取得了很好的质量结果,从而使标准GCC为RV32I编译的代码运行良好。 如今,也可以使用具有单个时钟相位的三级流水线,从而在解码和执行级之间实现更好的分配。在这种情况下,该指令在第一个时钟中从Blockram中获取,在第二个时钟中解码并在第三个时钟中执行。只要加载指令无法在单个时钟中加载来自Blockram的数据,在这种情况下,外部逻辑会插入一个额外的时钟。另外,在采用分支的情况下,有两个额外的时钟来刷新管道。流水线刷新的影响取决于编译器的优化,但是根据最新的测量,三级流水线版本可以达到0.7的每时钟指令(IPC),小于2时测得的IPC 0.85级管道版本。无论如何,通过3级流水线和一些其他昂贵的优化,DarkRISCV可以在低成本Spartan-6中达到100MHz,与作为参考和支持的2级流水线版本相比,其性能更高。较小的时钟(通常为50MHz)。

原始仓库地址:https://github.com/darklife/darkriscv.git

浏览量:97 下载量:4 项目类别: RISC-V
7 months前更新
RISCV IDE Java
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首款国产RISCV集成开发环境,基于图形化界面,一键式安装,主要特点: l 编译器支持代码长度优化:二进制代码长度比公版优化最大10-30%; l 启动速度快、功能强大、界面简洁清晰; l 集成SPIKE模拟器; l 提供中英文两个版本; l 功能可定制:可以根据用户体系结构的需求,提供编译器、调试器等定制服务; l 支持Windows和Linux操作系统。 l 支持GD32VF103C-START和GD32VF103V-EVAL

浏览量:1851 下载量:455 项目类别: RISC-V
10 months前更新
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SSRV是对超标量和乱序发射在RISCV指令集上实现的探索。它是在嵌入式SoC上推出可参数化的高性能CPU内核。SSRV有如下特性: • 完全参数化,用户可以调整参数来实现不同的性能和面积,适应于不同的要求场景 • 采用可综合语法的Verilog书写,完整的验证环境 • 基于指令集的最小实现,易于添加不同SoC环境需要的CSR(Control System Register)和系统指令 欢迎访问中文教程:[SSRV设计帮助](https://github.com/risclite/SuperScalar-RISCV-CPU/wiki/%E4%B8%AD%E6%96%87%E5%B8%AE%E5%8A%A9%E7%BB%B4%E5%9F%BA)

原始仓库地址:https://github.com/risclite/SuperScalar-RISCV-CPU.git

浏览量:1305 下载量:549 项目类别: RISC-V
11 months前更新
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原始仓库地址:https://github.com/SI-RISCV/e200_opensource.git

浏览量:2279 下载量:546 项目类别: RISC-V
about 1 year前更新
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标签化RISC-V项目 基于RocketChip增加了标签功能, 给硬件请求打上标签, 赋予硬件区分, 隔离和优先化三种新能力.

浏览量:3989 下载量:788 项目类别: RISC-V
about 1 year前更新

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